數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL）

內(nèi)容簡(jiǎn)介

《數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL(第4版)》根據(jù)EDA課程教學(xué)要求，以提高數(shù)字設(shè)計(jì)能力為目的，系統(tǒng)闡述數(shù)字系統(tǒng)開發(fā)的相關(guān)知識(shí)，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、Verilog硬件描述語(yǔ)言等。全書以QuartusⅡ、SynplifyPro軟件為平臺(tái)，以Verilog—1995和Verilog—2001語(yǔ)言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計(jì)為重點(diǎn)，通過大量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例，系統(tǒng)闡述數(shù)字系統(tǒng)設(shè)計(jì)的方法與技術(shù)，由淺入深地介紹Verilog工程開發(fā)的知識(shí)與技能。

圖書目錄

第1章 EDA技術(shù)概述1

1.1 EDA技術(shù)及其發(fā)展1

1.2 Top-down設(shè)計(jì)與IP核復(fù)用4

1.2.1 Top-down設(shè)計(jì)4

1.2.2 Bottom-up設(shè)計(jì)5

1.2.3 IP復(fù)用技術(shù)與SoC5

1.3 數(shù)字設(shè)計(jì)的流程7

1.3.1 設(shè)計(jì)輸入7

1.3.2 綜合9

1.3.3 布局布線9

1.3.4 仿真10

1.3.5 編程配置10

1.4 常用的EDA軟件工具10

1.5 EDA技術(shù)的發(fā)展趨勢(shì)14

習(xí)題115

第2章 FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的發(fā)展歷程16

2.1.2 PLD器件的分類17

2.2 PLD的基本原理與結(jié)構(gòu)19

2.2.1 PLD器件的基本結(jié)構(gòu)19

2.2.2 PLD電路的表示方法20

2.3 低密度PLD的原理與結(jié)構(gòu)21

2.4 CPLD的原理與結(jié)構(gòu)26

2.4.1 宏單元結(jié)構(gòu)26

2.4.2 典型CPLD的結(jié)構(gòu)27

2.5 FPGA的原理與結(jié)構(gòu)30

2.5.1 查找表結(jié)構(gòu)30

2.5.2 典型FPGA的結(jié)構(gòu)32

2.6 FPGA/CPLD的編程元件37

2.7 邊界掃描測(cè)試技術(shù)41

2.8 FPGA/CPLD的編程與配置43

2.8.1 在系統(tǒng)可編程43

2.8.2 CPLD器件的編程44

2.8.3 FPGA器件的配置44

2.9 FPGA/CPLD器件概述50

2.10 FPGA/CPLD的發(fā)展趨勢(shì)54

習(xí)題255

第3章 Quartus Ⅱ集成開發(fā)工具56

3.1 Quartus Ⅱ原理圖設(shè)計(jì)56

3.1.1 半加器原理圖設(shè)計(jì)輸入56

3.1.2 編譯與仿真60

3.1.3 1位全加器編譯與仿真64

3.2 Quartus Ⅱ的優(yōu)化設(shè)置65

3.2.1 分析與綜合設(shè)置65

3.2.2 優(yōu)化布局布線67

3.2.3 設(shè)計(jì)可靠性檢查72

3.3 Quartus Ⅱ的時(shí)序分析73

3.3.1 時(shí)序設(shè)置與分析73

3.3.2 時(shí)序逼近75

3.4 基于宏功能模塊的設(shè)計(jì)77

3.4.1 乘法器模塊77

3.4.2 除法器模塊81

3.4.3 計(jì)數(shù)器模塊83

3.4.4 常數(shù)模塊85

3.4.5 鎖相環(huán)模塊86

3.4.6 存儲(chǔ)器模塊89

3.4.7 其他模塊93

習(xí)題396

第4章 Verilog設(shè)計(jì)初步102

4.1 Verilog簡(jiǎn)介102

4.2 Verilog模塊的結(jié)構(gòu)103

4.3 Verilog基本組合電路設(shè)計(jì)107

4.3.1 用Verilog設(shè)計(jì)基本組合電路107

4.3.2 用Verilog設(shè)計(jì)加法器107

4.4 Verilog基本時(shí)序電路設(shè)計(jì)110

4.4.1 用Verilog設(shè)計(jì)觸發(fā)器110

4.4.2 用Verilog設(shè)計(jì)計(jì)數(shù)器111

4.5 Synplify Pro綜合器113

4.6 Synplify綜合器118

習(xí)題4120

第5章 Verilog語(yǔ)法與要素121

5.1 Verilog語(yǔ)言要素121

5.2 常量122

5.2.1 整數(shù)（Integer）122

5.2.2 實(shí)數(shù)（Real）124

5.2.3 字符串（Strings）124

5.3 數(shù)據(jù)類型125

5.3.1 net型125

5.3.2 variable型126

5.4 參數(shù)128

5.5 向量130

5.6 運(yùn)算符132

習(xí)題5136

第6章 Verilog行為語(yǔ)句137

6.1 過程語(yǔ)句137

6.1.1 always過程語(yǔ)句138

6.1.2 initial過程語(yǔ)句141

6.2 塊語(yǔ)句142

6.2.1 串行塊begin-end142

6.2.2 并行塊fork-join143

6.3 賦值語(yǔ)句144

6.3.1 持續(xù)賦值與過程賦值144

6.3.2 阻塞賦值與非阻塞賦值145

6.4 條件語(yǔ)句146

6.4.1 if-else語(yǔ)句147

6.4.2 case語(yǔ)句148

6.5 循環(huán)語(yǔ)句152

6.5.1 for語(yǔ)句153

6.5.2 repeat、while、forever語(yǔ)句154

6.6 編譯指示語(yǔ)句156

6.7 任務(wù)與函數(shù)157

6.7.1 任務(wù)（task）157

6.7.2 函數(shù)（function）160

6.8 順序執(zhí)行與并發(fā)執(zhí)行163

習(xí)題6164

第7章 Verilog設(shè)計(jì)的層次與風(fēng)格166

7.1 Verilog設(shè)計(jì)的層次166

7.2 門級(jí)結(jié)構(gòu)描述166

7.2.1 Verilog HDL內(nèi)置門元件167

7.2.2 門級(jí)結(jié)構(gòu)描述169

7.3 行為描述170

7.4 數(shù)據(jù)流描述171

7.5 不同描述風(fēng)格的設(shè)計(jì)172

7.5.1 半加器設(shè)計(jì)172

7.5.2 1位全加器設(shè)計(jì)173

7.5.3 4位加法器設(shè)計(jì)175

7.6 多層次結(jié)構(gòu)電路的設(shè)計(jì)176

7.7 基本組合電路設(shè)計(jì)178

7.7.1 門電路178

7.7.2 編譯碼器178

7.7.3 其他組合電路180

7.8 基本時(shí)序電路設(shè)計(jì)181

7.8.1 觸發(fā)器181

7.8.2 鎖存器與寄存器181

7.8.3 計(jì)數(shù)器與串并轉(zhuǎn)換器183

7.8.4 簡(jiǎn)易微處理器184

7.9 三態(tài)邏輯設(shè)計(jì)186

7.10 RAM存儲(chǔ)器設(shè)計(jì)188

7.11 FIFO緩存器設(shè)計(jì)190

7.11.1 用參數(shù)化模塊庫(kù)定制FIFO191

7.11.2 用Verilog描述FIFO193

習(xí)題7194

第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì)195

8.1 有限狀態(tài)機(jī)195

8.2 有限狀態(tài)機(jī)的Verilog描述197

8.2.1 用三個(gè)過程進(jìn)行描述198

8.2.2 用兩個(gè)過程描述199

8.2.3 單過程描述方式201

8.3 狀態(tài)編碼203

8.3.1 常用的編碼方式203

8.3.2 狀態(tài)編碼的定義207

8.4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn)209

8.4.1 復(fù)位和起始狀態(tài)的選擇209

8.4.2 多余狀態(tài)的處理209

8.5 用狀態(tài)機(jī)設(shè)計(jì)流水燈211

8.6 狀態(tài)機(jī)A/D采樣控制電路212

習(xí)題8214

第9章 Verilog設(shè)計(jì)進(jìn)階215

9.1 加法器設(shè)計(jì)215

9.1.1 級(jí)連加法器215

9.1.2 數(shù)據(jù)流描述的加法器216

9.1.3 超前進(jìn)位加法器217

9.1.4 流水線加法器218

9.2 乘法器設(shè)計(jì)219

9.2.1 并行乘法器219

9.2.2 移位相加乘法器221

9.2.3 加法樹乘法器224

9.2.4 查找表乘法器225

9.3 乘累加器225

9.4 奇數(shù)分頻與小數(shù)分頻227

9.4.1 奇數(shù)分頻227

9.4.2 半整數(shù)分頻與小數(shù)分頻228

9.5 數(shù)字跑表231

9.6 實(shí)用多功能數(shù)字鐘234

9.7 字符液晶顯示控制243

9.7.1 字符液晶H1602B243

9.7.2 用狀態(tài)機(jī)實(shí)現(xiàn)字符顯示控制246

9.8 VGA圖像的顯示與控制250

9.8.1 DE2-70的VGA顯示電路250

9.8.2 VGA圖像顯示原理與時(shí)序251

9.8.3 VGA圖像顯示與控制的實(shí)現(xiàn)254

9.9 點(diǎn)陣式液晶顯示控制259

9.10 樂曲演奏電路264

9.11 異步串行接口（UART）設(shè)計(jì)270

9.11.1 UART傳輸協(xié)議270

9.11.2 UART接口設(shè)計(jì)271

習(xí)題9275

第10章 Verilog設(shè)計(jì)的優(yōu)化278

10.1 設(shè)計(jì)的可綜合性278

10.2 流水線設(shè)計(jì)技術(shù)280

10.3 資源共享284

10.4 過程286

10.5 阻塞賦值與非阻塞賦值288

10.6 FPGA設(shè)計(jì)中毛刺的消除292

習(xí)題10294

第11章 Verilog仿真與驗(yàn)證295

11.1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)295

11.2 用戶自定義元件299

11.2.1 組合電路UDP元件300

11.2.2 時(shí)序邏輯UDP元件302

11.3 延時(shí)模型的表示304

11.3.1 時(shí)間標(biāo)尺定義`timescale304

11.3.2 延時(shí)的表示與延時(shí)說明塊305

11.4 測(cè)試平臺(tái)306

11.5 ModelSim仿真實(shí)例309

11.5.1 圖形界面仿真方式310

11.5.2 命令行仿真方式314

11.6 數(shù)字電路的仿真315

11.6.1 組合電路的仿真315

11.6.2 時(shí)序電路的仿真317

習(xí)題11318

第12章 Verilog語(yǔ)言的發(fā)展319

12.1 Verilog-2001語(yǔ)法結(jié)構(gòu)319

12.1.1 語(yǔ)法結(jié)構(gòu)的擴(kuò)展與增強(qiáng)319

12.1.2 設(shè)計(jì)管理325

12.1.3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)的擴(kuò)展327

12.1.4 VCD文件的擴(kuò)展330

12.2 Verilog-2002語(yǔ)法結(jié)構(gòu)331

12.2.1 硬件單元建模332

12.2.2 屬性335

12.2.3 編程語(yǔ)言接口339

習(xí)題12340

第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例341

13.1 m序列發(fā)生器341

13.1.1 m序列的原理與性質(zhì)341

13.1.2 m序列產(chǎn)生器設(shè)計(jì)343

13.2 Gold碼345

13.2.1 Gold碼的原理與性質(zhì)345

13.2.2 Gold碼產(chǎn)生器設(shè)計(jì)346

13.3 CRC校驗(yàn)碼348

13.4 FSK解調(diào)350

13.5 數(shù)字過零檢測(cè)與等精度頻率測(cè)量352

13.5.1 數(shù)字過零檢測(cè)法353

13.5.2 等精度頻率測(cè)量354

13.6 QPSK調(diào)制器的FPGA實(shí)現(xiàn)357

13.7 FIR數(shù)字濾波器360

13.8 FPGA信號(hào)處理基礎(chǔ)及浮點(diǎn)計(jì)算實(shí)例364

13.8.1 定點(diǎn)數(shù)的表示法364

13.8.2 浮點(diǎn)數(shù)的表示法365

13.8.3 定點(diǎn)數(shù)到浮點(diǎn)數(shù)的格式轉(zhuǎn)換367

13.8.4 浮點(diǎn)數(shù)乘法369

13.8.5 浮點(diǎn)數(shù)加法372

13.8.6 浮點(diǎn)數(shù)除法375

習(xí)題13377

附錄A Verilog HDL（IEEE Std 1364-1995）關(guān)鍵字378

附錄B Verilog HDL（IEEE Std 1364-2001）關(guān)鍵字379

附錄C DE2系統(tǒng)介紹380

附錄D DE2-70系統(tǒng)介紹386

附錄E 有關(guān)術(shù)語(yǔ)與縮略語(yǔ)393

參考文獻(xiàn)398